【深铭易购】资讯：台积电近期在北美技术研讨会上宣布，该公司正在开发新版本的CoWoS封装技术，该技术将使系统级封装（SiP）的尺寸增大两倍以上。该代工厂预计，这些封装将采用120×120毫米的巨大尺寸，并消耗数千瓦的功率。

最新版本的CoWoS技术允许台积电制造比光掩模（或掩模版，858平方毫米）尺寸大约3.3倍的硅中介层。因此，逻辑芯片、8个HBM3/HBM3E内存堆栈、I/O和其他小芯片（Chiplet）可占用高达2831平方毫米的面积。最大基板尺寸为80×80毫米。AMD的Instinct MI300X和英伟达的B200都采用了这种技术，尽管英伟达的B200芯片比AMD的MI300X更大。

下一代CoWoS_L技术预计将在2026年投入生产，将能够实现约5.5倍光掩模尺寸的中介层（虽然这可能不如去年宣布的6倍光掩模尺寸那么令人印象深刻）。这意味着4719平方毫米的空间将用于逻辑芯片、最多12个HBM内存堆栈和其他小芯片。此类SiP还需要更大的基板，根据台积电的幻灯片显示，正在考虑使用100×100毫米的基板。因此，此类芯片将无法使用OAM模块。

台积电不会停步：到2027年，它将拥有CoWoS技术的新版本，该版本将使中介层的尺寸达到光掩模尺寸的8倍或更多倍，为Chiplet提供6864平方毫米的空间。台积电设想的其中一种设计依赖于四个堆叠式集成系统芯片（SoIC），与12个HBM4内存堆栈和额外的I/O芯片相配合。这样一个庞大的系统将消耗巨大的功率——在这里讨论的是数千瓦的功率，并需要非常复杂的冷却技术。台积电还预计此类解决方案将使用120×120毫米的基板。

值得注意的是，今年早些时候，博通展示了一款定制的AI芯片，具有两个逻辑芯片和12个HBM内存堆栈。虽然它看起来比AMD的Instinct MI300X和英伟达的B200更大，但它的尺寸并没有达到台积电2027年计划的水平。