【深铭易购】资讯：据韩国ZDNet援引的最新行业消息，韩国存储芯片巨头三星和SK海力士正计划使用1c制程的DRAM来开发下一代HBM4内存。

据悉，三星最初计划在去年5月生产的HBM4中使用其1b DRAM（10纳米级第五代DRAM），而其现有的HBM3E产品则基于1a DRAM。然而，最新消息显示，三星未能通过英伟达最新AI GPU（例如Hopper和Blackwell）的资格测试，意味着三星仍无法获得英伟达的HBM3E订单，迫使其考虑采用更先进的1c DRAM来打造新一代的HBM4。

业内消息人士称，另一个关键原因是，三星认为1b DRAM在功耗方面落后于竞争对手SK海力士。因此，三星计划将1c DRAM用于12-Hi（12层堆叠）HBM4和16-Hi（16层堆叠）HBM4产品。三星预计将于2024年底建成第一条1c DRAM量产线，总产能约为每月3000片。最终的HBM4产品规格预计不会有太大差异。有消息称，三星可能会在2025年中期提前开始量产，但这一点尚未得到证实。

目前，三星和SK海力士正竞相提供下一代HBM4内存标准。除了选择1b DRAM制程外，三星还着眼于使用3D封装技术和多达16-Hi堆栈，以前所未有地增加VRAM容量和内存带宽。而SK海力士则计划与台积电合作，为其HBM4解决方案采用新的封装技术。

在2024年台积电欧洲技术研讨会期间，台积电表示，由于HBM4内存从1024位接口转向2048位接口的复杂性，新的基础芯片将使用N12和N5工艺节点制造。

台积电设计与技术平台高级总监表示：“我们正在与主要HBM内存合作伙伴（美光、三星、SK海力士）合作，在先进节点上实现HBM4全堆栈集成。N12 FFC+具有成本效益的基础芯片可以达到HBM的性能，而N5基础芯片可以在HBM4速度下以低得多的功耗提供更多逻辑性能。”

“我们与Cadence、Synopsys和Ansys等EDA合作伙伴合作，验证HBM4通道信号完整性、IR/EM和热精度，”台积电代表解释道。

新的基础芯片将利用CoWoS技术（例如最近发布的CoWoS-L和CoWoS-R封装）来制造多达16-Hi堆栈的内存产品。除了其他关键变化外，它还将利用新的通道信号完整性流程。拥有5nm节点将在功耗、性能和密度方面带来优势，因此可以期待明年发布用于下一代GPU加速器的下一代HBM4内存产品。