【深铭易购】资讯：针对当前人工智能（AI）市场的需求，预计新一代HBM4存储将对现有HBM产品进行多项关键改进。其中最重要的一项变化是内存堆栈接口标准将从目前的1024比特大幅提升至2048比特。这使得HBM4内存堆栈链接接口将变得异常宽广，芯片供应商必须采用更先进的封装技术来适应这一超宽的接口。

在最近举办的2024年欧洲技术研讨会上，台积电（TSMC）分享了关于HBM4基础芯片制造的一些新细节。未来，HBM4将使用台积电的逻辑制程进行生产，台积电计划采用其改良版N12和N5制程技术来实现这一目标。目前的存储供应商在经济性方面难以生产如此先进的基础芯片，这一发展有望使台积电在HBM4制造领域占据有利位置。

据报道，在首批HBM4的生产中，台积电计划使用两种制程技术：N12FFC+和N5。台积电设计与技术平台高级总监表示，台积电正与主要HBM存储合作伙伴（包括美光、三星和SK海力士）合作，在先进节点上实现HBM4的全堆栈集成。N12FFC+制程将以成本效益为主要优势，而N5制程技术则在满足HBM4性能需求的同时，提供更优异的功耗表现。

报道指出，台积电认为其N12FFC+制程非常适合实现HBM4的性能目标，使存储供应商能够构建12层堆栈（48GB）和16层堆栈（64GB），每堆栈带宽超过2TB/s。此外，台积电正在通过CoWoS-L和CoWoS-R先进封装技术优化HBM4，使其接口互连数超过2000个，以确保信号完整性。

此外，使用N12FFC+技术生产的HBM4基础芯片，将有助于利用台积电的CoWoS-L或CoWoS-R先进封装技术构建系统级封装（SiP），这一技术可以提供高达8倍标线尺寸的中介层，足以容纳多达12个HBM4内存堆栈。根据台积电的数据，目前HBM4可以在14mA电流下实现6GT/s的数据传输速率。

在N5制程方面，存储制造商也可以选择采用台积电的N5制程来生产HBM4基础芯片。N5制程构建的基础芯片将包含更多的逻辑，消耗更少的功耗，并提供更高的性能。其最大的优势是这种先进的制程技术可以实现非常小的互连间距，约为6至9微米。这将使得N5基础芯片能够通过直接键合与逻辑芯片顶部进行3D堆栈，进而显著提升HBM4的内存性能。这对于那些一直在寻求更大内存带宽的AI和高性能计算（HPC）芯片来说，将是一个巨大的进步。