【深铭易购】资讯：相比英特尔，台积电不仅已完成了业界首台商用高数值孔径（High-NA）EUV的组装工作，还有消息称英特尔已“承包”ASML今年全部高NA EUV光刻机产能。然而，台积电却表示继2纳米制程之后推出的A16（1.6纳米）制程不会采用该光刻机。

有专家指出，光刻技术可能需要重新认识。之前认为2纳米必须采用高NA光刻机，而台积电却开创先河地拒绝使用。相反，之前业界认为美国阻止EUV出口，导致大陆在先进制程领域只能止步于7纳米。然而，现在看来，提升至5纳米也并非不可能。

在不久前举办的2024年北美技术论坛上，台积电首次公布了A16制程工艺，并透露A16制程工艺不需要采用下一代高NA EUV光刻机，预计2026年开始量产。

台积电从2019年开始在其N7+工艺上使用EUV。通过优化EUV曝光剂量及其使用的光刻胶，改进光罩薄片延长寿命、提升产量、降低缺陷率等，如今光刻机数量增加了十倍，但晶圆产出是2019年的30倍，且仍将持续改进，这也成为其未来支撑1.6纳米工艺的重要支柱。

尽管高NA EUV工具在提高制程效率和性能方面具有巨大潜力，但其价格十分昂贵。据悉，一台高NA EUV的成本高达3.5亿欧元，比现有EUV的1.7亿欧元高出两倍多。连台积电资深副总经理张晓强也直言高NA EUV虽然性能令人满意，但“价格实在太高了”。而且，引入高NA光刻机并不表明万事大吉，不仅要解决相应的挑战，还需要一定的调试和开发时间，兼顾稳定性，投入的时间和隐形的成本可以想见。

此外，采用高NA光刻机制造的芯片成本巨增，虽然每片晶圆切割的芯片更多，但需要销售更多的芯片才能弥补投入。目前仍无法判断最先进工艺市场需求是否能够消化这些成本。

因此，台积电持续采用现有EUV实现1.6纳米，不仅可大幅降低总体成本，在成本和技术之间寻求了平衡，还进一步彰显了台积电对于成本控制和技术更新速度的深刻理解。

值得关注的是，台积电A16工艺将结合GAAFET与背面供电，以提升逻辑密度和能效。与N2P相比，A16工艺芯片预计在相同电压和复杂度下性能提升8%-10%，在相同频率和晶体管数量下功耗降低15%-20%，且密度将提升1.1倍。

在之前的2纳米节点，台积电已全面导入GAAFET晶体管技术，因此其1.6纳米工艺更突出的特征还在于背面供电。

作为继工艺缩进、3D封装后第三个提高芯片晶体管密度和能效的革新之一，背面供电不仅是半导体工艺创新的重要发展方向之一，也成为先进工艺比拼的新“竞技场”。

在这一技术领域，英特尔仍是先行者，计划在2024年上半年首次应用于其节点Intel 20A（相当于2纳米），并计划在未来量产中应用于Arrow Lake平台。而三星也想先下一程，将背面供电技术应用提前，原定于2027年对背面供电技术商业化，搭载于1.7纳米制程，但近期爆料显示三星将修改路线图，最早将于2025年2纳米制程应用背面供电技术。

有分析称，台积电的背面供电尽管比英特尔推出晚了一两年，但其新型超级电源轨BSPDN技术将背面电源网络直接连接到每个晶体管的源极和漏极，比英特尔PowerVia与晶体管开发分开的方案更为复杂，在面积缩放层面更为有效。

台积电之前公布的路线图显示，基于1.4纳米级A14工艺预计在2027年至2028年之间推出，而1纳米级A10工艺的开发预计将在2030年前完成。有消息指出，台积电可能会等到1纳米工艺上线后才会考虑使用下一代光刻机，按照目前的节点迭代速度，或在2029年至2030年间采用高NA EUV系统。

上述专家对此表示，对台积电来说，后续引入高NA光刻机或是认为达到其投入和产出、以及技术成熟度的平衡点。

台积电暂缓引入高NA的战略选择不止是自己的实力、底气和稳健使然，更是对大陆半导体工艺自主创新发展的一次深远鼓舞。